واجهة JESD204B/C لـ ADC/DAC عالي السرعة: كيف تحسب ميزانية الارتباط عند الانتقال من LVDS المتوازي
يحتوي ADC واحد بسعة 14 بت و250 MS/s على أكثر من 30 زوج LVDS؛ فوق 1 GS/s يصبح التوجيه المتوازي مستحيلاً. تقوم JESD204B/C بتجميع هذه الأسلاك في ممرات تسلسلية عالية السرعة قليلة — وثمنها إعادة حساب معلمات الارتباط والتوقيت والزمن الكلي الحتمي. تحسب هذه المقالة L/M/F/K وSYSREF وميزان الاهتزاز وفقدان قناة PCB بشكل كامل.
1. لماذا تتخلى أنظمة الاستحصال عالي السرعة عن LVDS المتوازي
قبل عام 2010، كانت محولات ADC تتصل مع FPGA عبر LVDS متوازي: ساعة العينة، 6–14 زوج بيانات لكل قناة، ومزامنة الإطار. يستهلك ADC بسعة 14 بت و250 MS/s وحده 14 زوج بيانات بالإضافة إلى ساعات الإطار والبت — أكثر من 30 زوج تفاضلي لكل شريحة. عند الانتقال إلى محول 1 GS/s و16 بت، ينفجر عدد الدبابيس؛ ويشتد شرط تساوي أطوال مسارات PCB إلى بيكوثانية، ويعاني مهندسو التوجيه وسلامة الإشارة.
وُجد معيار JESD204 لحل هذه المشكلة بالذات: حيث يتم تجميع العينات المتوازية في تدفق تسلسلي 8b/10b أو 64b/66b عبر SerDes. يعمل ADC بسعة 14 بت و250 MS/s على 2–4 أزواج؛ وترفع JESD204C معدل الممر إلى 32 Gbps، حتى أن DAC بسعة 12 بت و6.4 GS/s يحتاج إلى 8 أزواج فقط. الثمن: يجب أن تفهم معلمات الارتباط وشجرة الساعة والزمن الكلي الحتمي. لم يعد بالإمكان «وصل الأسلاك فيعمل» كما في LVDS.
2. L/M/F/K/N/N’: احسب الستة حروف أولاً
يبدأ كل تصميم JESD204 من ستة معلمات، وهي التي تربك المبتدئين:
| المعلمة | المعنى | مثال (ADC 14 بت 250 MS/s) |
|---|---|---|
| L (الممرات) | عدد الأزواج التسلسلية | 4 |
| M (المحولات) | عدد ADC/DAC في الارتباط | 2 (ثنائي القناة) |
| F (بايت/إطار) | بايتات 8 بت لكل إطار | 1 |
| K (إطار/إطار متعدد) | إطارات في الإطار المتعدد | 32 |
| N (بتات العينة) | عرض العينة الفعال | 14 بت |
| N’ (بتات + تحكم) | العرض بعد التحكم | 16 بت |
معدل الممر يحسب مباشرة:
معدل الممر = M × N’ × f_s / L × (1 + ترميز)
للـ ADC أعلاه: M=2, N’=16, f_s=250M, L=4:
2 × 16 × 250M / 4 = 2.0 Gbps (مع 8b/10b ≈ 2.5 Gbps).
قارن ذلك بقدرات SerDes في FPGA: GTP من Kintex-7 حتى 6.6 Gbps، GTH من UltraScale+ حتى 16 Gbps، GTY من JESD204C حتى 32 Gbps. معدل ممر خاطئ هو السبب الأول لإعادة العمل — كثير من المهندسين ينقلون القيمة الموصى بها من جدول ADC دون إعادة اشتقاق من عدد الممرات ومعدل العينة.
3. الفئات الفرعية 0/1/2: SYSREF والزمن الحتمي
تختلف الفئات الثلاث في كون الزمن من نقطة العينة إلى نسيج FPGA حتمياً:
- الفئة 0: لا يوجد SYSREF؛ ينجرف الزمن مع درجة الحرارة وعند التشغيل. غير مفيد للرادار الصفوفي وMIMO متعدد القنوات.
- الفئة 1: تزامن SYSREF دورياً ساعة الإطار المتعدد المحلية في المستقبل؛ الزمن حتمي وقابل للتكرار.
- الفئة 2: التزامن على حافة SYNC~، يوفر مسار SYSREF، لكنه أضعف عند تزامن لوحات متعددة.
عملياً، بمجرد بناء رادار صفوفي أو تشكيل حزمة أو تزامن لوحات متعددة، اذهب مباشرة إلى الفئة 1 + SYSREF. SYSREF هو نبض منخفض التردد (عادة بضعة كيلوهرتز) يوزع على ADC وعلى مسار استعادة ساعة SerDes في FPGA، ويجب أن تتساوى أطوال مسارات SYSREF لجميع الممرات إلى مستوى البيكوثانية. هذه هي نفس الفكرة التي استخدمناها في تزامن PTP متعدد اللوحات (انظر D19): أولاً أنشئ مرجع محاذاة عام، ثم تحدث عن الحتمية.
4. التوقيت وميزان الاهتزاز: حيث تفشل التصاميم عادة
على الطرف الآخر من الارتباط، تمثل شجرة الساعة البوابة الخفية. تتطلب ساعات مرجع SerDes اهتزازاً منخفضاً جداً: عادة < 100 fs جذر متوسط تربيعي لـ JESD204B 6 Gbps، ويشدّد إلى < 50 fs لـ JESD204C فوق 16 Gbps. النتائج:
- لا يمكن تغذية refclk لـ SerDes من كريستال عادي — ضوضاء الطور غير كافية.
- استخدم شريحة توقيت مخصصة لـ JESD204 (مثل TI LMK04828 / ADI AD9528) تولّد ساعة الجهاز وSYSREF ومرجع SerDes من VCXO/PLL واحد منخفض الاهتزاز.
- وزع مسارات الساعة كأزواج تفاضلية، بعيداً عن المسارات التسلسلية عالية السرعة وعقد التبديل في مصدر الطاقة.
اهتزاز ساعة العينة يضرب SNR مباشرة: ENOB من الاهتزاز ≈ -20 log10(2π × f_in × θ_j) / 6.02. عند تردد وسيط 700 MHz وθ_j = 100 fs: ENOB ≈ 11.7 بت؛ بمضاعفة الاهتزاز إلى 200 fs ينخفض ENOB إلى 10.2 بت — خسارة 1.5 بت. اشتققنا ذلك بالكامل في D8 *Clock Tree and Jitter Budget*؛ عامله كقيد صارم في مشاريع JESD204، وليس «قريب بما يكفي».
5. ميزانية PCB والقناة: كم يتبقى حتى دبوس FPGA
يمر ممر JESD204 التسلسلي من دبوس ADC إلى دبوس SerDes في FPGA عبر نحاس PCB والفتحات والموصلات، وربما لوحة FMC. كل جزء يوهن التردد العالي:
| جزء القناة | الفقد النموذجي @ 5 GHz |
|---|---|
| 10 cm مسار FR-4 | -3 ~ -4 dB |
| فتحة واحدة | -0.5 ~ -1 dB |
| موصل FMC | -1 ~ -2 dB |
| مكثف اقتران AC | -0.2 dB |
يجب أن يبقى الفقد الكلي ضمن حوالي -15 dB عند تردد نيكويست (القيمة الدقيقة تعتمد على معادلة الاستقبال في FPGA). يدمج GTH من UltraScale+ معادل DFE رباعي النقر يعوض حتى -25 dB، ولكن بزيادة الاستهلاك وخطر BER. القاعدة: أطول من 12 cm انتقل إلى رقاقة منخفضة الفقد (Megtron 6 / RO4350B) بدلاً من الاعتماد على المعادلة. لهذا السبب تضع لوحات SDR عالية السرعة ADC ضمن 5 cm من FPGA بدلاً من سحبه بكابل.
6. ثلاث فئات FPGA: انظر إلى عدد الممرات والمعدل
صنّف FPGA في ثلاث فئات حسب قدرة SerDes:
| فئة FPGA | نوع SerDes | أقصى معدل | ممرات نموذجية | الأنسب لـ |
|---|---|---|---|---|
| Kintex-7 / نظير محلي | GTP | 6.6 Gbps | 8–16 | 1–2 قناة ADC 250–500 MS/s |
| Kintex UltraScale+ | GTH | 16 Gbps | 16–32 | متعدد القنوات 1 GS/s، JESD204B كامل |
| Virtex-7 / نظير محلي | فئة GTH | 13 Gbps | 16–32 | قنوات عديدة، صناعي طويل العمر |
لا تختر حسب عدد الممرات فقط: تحقق من وجود نواة IP رسمية لـ JESD204. تشحن Xilinx LogiCORE JESD204B؛ وسلسلة Fudan Micro JFM7K/JFM7V متوافقة؛ وPango Titan3 يلحق. بدون نواة IP ستكتب ترميز 8b/10b وآلة حالة المحاذاة يدوياً — يتضاعف حجم العمل.
7. ثلاث لوحات Duyuan لثلاثة أحجام للمشاريع
| اللوحة | موارد SerDes | مشروع JESD204 المناسب |
|---|---|---|
| DUK7325T (JFM7K325T، ¥7,999) | 16 ممر GTP | 2–4 قنوات 250 MS/s على لوحة واحدة، تعليم/نماذج أولية |
| DUKU15P (XCKU15P SoM، ¥17,999) | 32 ممر GTH | حصاد 8 قنوات 1 GS/s، منصة رادار صفوفي |
| DUF7690T (JFM7VX690T، ¥24,999) | 32 ممر فئة GTH | SDR عالي القنوات، رادار، منتجات دورة توريد طويلة |
كل اللوحات الثلاث تخرج موصلات FMC/HPC إلى بنوك عالية السرعة؛ ولوحات ADC/DAC الجاهزة (AD9371، AD9680، ADRV9009) تُركب مباشرة — دون إعادة تصميم مخطط الدائرة.
8. قائمة فحص عملية
بهذا الترتيب تتجنب 80 % من إعادة عمل JESD204:
- احسب معدل الممر من M × N’ × f_s / L قبل رسم المخطط؛ تأكد من وقوعه ضمن نافذة SerDes.
- للمشاريع متعددة القنوات، ابدأ بالفئة 1 + SYSREF فوراً؛ لا تضيع وقتاً على الفئة 0.
- التوقيت من شريحة JESD204 مخصصة، ليس PLL عاماً؛ أعد اشتقاق ميزان الاهتزاز من f_s واترك هامش 3 dB.
- احسب فقدان PCB أولاً؛ فوق 12 cm استخدم رقاقة منخفضة الفقد؛ ضع مكثفات اقتران AC على جانب FPGA.
- اختر FPGA فقط بعد تأكيد وجود IP JESD204 من الشركة المصنعة؛ لا تكتب آلة حالة 8b/10b من الصفر.
- عند التشغيل، شغّل PRBS إلى BER < 1e-12 قبل فتح مسار بيانات العينة؛ لا تنظر إلى الموجات أولاً.
JESD204 ليست «LVDS ولكن أسرع». إنها نظام من التسلسل وتوزيع الساعات والزمن الحتمي. عندما يكون معدل الممر صحيحاً، وSYSREF متساوياً في الأطوال، وميزان الاهتزاز具 هامش — فإن الباقي (محاذاة طور SerDes والتأطير) مجرد عمل يدوي.
قراءة إضافية
- واجهة SDR الأمامية: كيف تُبنى سلسلة الإشارة
- شجرة الساعة وميزان الاهتزاز
- رادار الصفيف الطوري: تشكيل الحزمة وضغط النبضة
